⑴Modelsim SE是一款非常强大的HDL语言仿真软件，它能提供友好的仿真环境，他有sedepe等多个版本，WinWin下载为大家带来的就是所有的版本功能最强速度最快的这款—Modelsim SE .a，该版本全面支持VHDL和Verilog语言的IEEE 标准，支持C/C++功能调用和调试e-level的代码。这款语言仿真软件采用直接优化的编译技术Tcl/Tk技术和单一内核仿真技术。本文中winwin给大家分享的Modelsim SE自带破解补丁，下面给大家分享一下安装与破解方法！
⑵· RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；
⑶· 单内核VHDL和Verilog混合仿真；
⑷· 源代码模版和助手，项目管理；
⑸· 集成了性能分析波形比较代码覆盖数据流ChaseXSignal Spy虚拟对象Virtual ObjectMemory窗口Assertion窗口源码窗口显示信号值信号条件断点等众多调试功能；
⑹· C和Tcl/Tk接口，C调试；
⑺· 对SystemC的直接支持，和HDL任意混合；
⑻· 支持SystemVerilog的设计功能；
⑼· 对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL；
⑽· ASIC Sign off。
⑾· 可以单独或同时进行行为（behavioralRTL级和门级（gate-level的代码。
⑿在本站下载并解压，得到modelsim-win-.-se.exe安装程序和crak破解文件夹，双击主程序运行安装，点击下一步
⒀modelsim-win-.b-se.exe（版本可有不同
⒁MentorKG.exe（用于破解
⒂atch_dll.bat（用于破解
⒃点击浏览选择安装路径，点击下一步
⒄正在安装中，时间会比较长，耐心等待一会儿
⒅创建桌面快捷方式，点击是
⒆需要重启计算机，点击是
⒇选中Modelsim SE .，右键，双击打开软件安装位置，将crak破解文件夹中的MentorKG.exemgls.dll以及patch_dll.bat复制到软件安装目录下的Win文件夹内
⒈进入安装目录下的win 文件夹找到mgls.dll mgls.dll两个文件，右键点击属性，去掉只读属性。
⒉运行patch_dll.bat生成license文件后会自动用记事本打开license.txt.生成的license.txt，保存在安装目录中
⒊右键点击我的电脑，点击属性>高级系统设置>高级>环境变量>新建，新建用户环境变量【MGLS_LICENSE_FILE】，变量值为license放置的目录，例如：【C:\modeltech_.\win\LICENSE.TXT】,点击确定即可破解成功
⒋统一的混合语言模拟引擎，易于使用和性能
⒌Verilog的原生支持，用于设计的SystemVerilog，VHDL和SystemC，用于有效验证复杂的设计环境
⒍快速调试，易于使用，多语言调试环境
⒎高级代码覆盖和分析工具，可实现快速覆盖范围
⒏交互式和后期模拟调试可用，因此两者都使用相同的调试环境
⒐强大的波形比较，便于分析差异和错误
⒑统一覆盖数据库，具有完整的交互式和HTML报告和处理功能，可以在整个项目中理解和调试覆盖范
⒒与HDL Designer和HDL Author相结合，可实现完整的设计创建，项目管理和可视化功能
⒓高级代码覆盖率
⒔ModelSim的高级代码覆盖功能和易用性降低了利用这一宝贵验证资源的障碍。
⒕ModelSim高级代码覆盖功能为系统验证提供了有价值的指标。 所有覆盖信息都存储在统一覆盖数据库（UCDB中，该数据库用于收集和管理高效数据库中的所有覆盖信息。 可以使用分析代码覆盖率数据的覆盖率实用程序，例如合并和测试排名。 覆盖结果可以交互式查看，模拟后或多次模拟运行合并后查看。 代码覆盖度量可以按实例或设计单位报告，从而提供管理覆盖数据的灵活性。
⒖支持的覆盖类型包括：
⒗运行期间执行的语句数
⒘影响HDL执行控制流的表达式和case语句
⒙将分支上的条件分解为使结果为true或false的元素
⒚与条件覆盖相同，但涵盖并发信号分配而不是分支决策
⒛以确定覆盖结果的表达式的每个独立输入的方式呈现表达覆盖率数据
①增强的切换覆盖范围
②在默认模式下，计数从低到高和从高到低的转换;在扩展模式下，计算与X的转换
③州和州的过渡覆盖范围
④混合HDL仿真
⑤ModelSim将仿真性能和容量与模拟多个模块和系统以及实现ASIC门级别签核所需的代码覆盖和调试功能相结合。 全面支持Verilog，SystemVerilog for Design，VHDL和SystemC为单语言和多语言设计验证环境提供了坚实的基础。 ModelSim易于使用且统一的调试和仿真环境为当今的FPGA设计人员提供了他们不断增长的高级功能以及使他们的工作高效的环境。
⑥有效的调试环境
⑦ModelSim调试环境为Verilog，VHDL和SystemC提供了广泛的直观功能，使其成为ASIC和FPGA设计的首选。
⑧ModelSim通过智能设计的调试环境简化了发现设计缺陷的过程。 ModelSim调试环境有效地显示设计数据，以便分析和调试所有语言。
⑨ModelSim允许在保存结果的仿真后以及实时仿真运行期间使用许多调试和分析功能。例如，coverage查看器使用代码覆盖率结果分析和注释源代码，包括FSM状态和转换，语句，表达式，分支和切换覆盖率。
⑩信号值可以在源窗口中注释并在波形查看器中查看，从而简化了对象及其声明之间以及访问文件之间的超链接导航的调试导航。
Ⅰ可以在列表和波形窗口中分析竞争条件，增量和事件活动。可以轻松定义用户定义的枚举值，以便更快地了解模拟结果。为了提高调试效率，ModelSim还具有图形和文本数据流功能。
ⅡModelSim与Mentor的旗舰模拟器Questa?共享一个共同的前端和用户界面。这使客户可以轻松升级到Questa，因为他们需要更高的性能并支持高级验证功能。
ⅢModelsim主要特点RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；
Ⅳ单内核VHDL和Verilog混合仿真；
Ⅴ源代码模版和助手，项目管理；
Ⅵ集成了性能分析波形比较代码覆盖数据流ChaseXSignal Spy虚拟对象Virtual ObjectMemory窗口Assertion窗口源码窗口显示信号值信号条件断点等众多调试功能；
ⅦC和Tcl/Tk接口，C调试；
Ⅷ对SystemC的直接支持，和HDL任意混合；
Ⅸ支持SystemVerilog的设计功能；
Ⅹ对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL；
㈠ASIC Sign off。
㈡可以单独或同时进行行为（behavioralRTL级和门级（gate-level的代码。